• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1989011162A1
    申请号:PCT/JP1989/000433
    申请日:1989-04-25
    公开日:1989-11-16
    发明作者:Masakazu Kimura
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明 細 書 半導体装置及び半導体記憶装置 技 術 分 野
    [0002] 本発明は半導体装置の抵抗素子構造に関する。 さらに、本発明は、 スタチ ック RAM (Random Ac c e s s Memo r y) に関し、特にそ の抵抗素 ¥構造に適用して有効な技術に関する。 背 景 技 術
    [0003] 集積回路において、集積度の向上につれて、抵抗素子技術もますます重要 になってきている。
    [0004] 従来の半導体装置の抵抗素子構造は、第 2図にある様に配線となるリンゃ ボロンなどの不純物を注入した低抵抗領域 108と、 不純物を含まない、 も しくは ¾Sの不純物を含む高抵抗領域 109が下の素子 （例えは 線） 10 4などと、 絶縁膜のみを介して形成されていた。
    [0005] 従来のス夕チヅク RAMのメモリセルとしては、高抵抗多結晶シリコン負 荷型メモリセルが主として用いられて t、る （例えば、特開昭 57-1304 61号公報等）。第 7図に示すように、 この高抵抗多結晶シリコン負荷型メ モリセルは、 MOSFETC 及 cm抵抗多結晶シリコン抵抗 （高抵抗領域） Ri からなるインバ一夕と、 MOSFETQ2及 0 ^抵抗多結晶シリコン抵 抗（高抵抗領域） R2力、らなるインバ一夕との 2個のインバー夕の一方の出 力を他方の入力に接続した構成の情報記憶用のフリップフ口'ソプを有し、 こ のフリップフロップと、 セル外との情報のやりとりのためのスィツチ用 MO SFETQ3及び Q4 と力く組み合わされた構成となっている。 この高抵抗多 結晶シリコン抵抗 、 R2のそれぞれの一端は電源 VDDも接続され、 また 前記 MOSFET 、 Q2のそれぞれのソースは接地されている。 さらに スィッチ用 MOSFETQs及び Q4のゲートにはワード線 WLが、 ドレイ ンにはデータ線 D L及び D Lがそれぞれ接続されている。
    [0006] 上述の高抵抗多結晶シリコン抵抗 及び R2 は、例えば次のようにして 形成されていた。 すなわち、一層目のポリサイド膜をゲートとする MOS F ETQ! 及び Q2及び Q3及び Q4を半導体基社に形成し、次いで層間絶 縁膜を幵诚した後、 この層間絶縁膜の全面にノンドープすなわち真性（i n t r i n s i c) の多結晶シリコン膜を形成する。次にこの真性多锆晶シリ コン膜のうちの、後に高抵抗多結晶シリコン抵抗（高抵抗領域） となる部分 を含む領域の表面をマスクで覆い、 このマスク層を用いて前記多結晶シリコ ン膜にリンの拡散またはイオン打ち込み等を行なうことにより低抵抗化する。 次にマスク層を除去した後、多結晶シリコン膜を所定开 にパ夕一ンニング することにより、 リンの導入により低抵抗化された N+型多結晶シリコン膜 力、ら成る配線と、真性多锆晶シリコン膜から成る高抵抗多結晶シリコン抵抗 Ri、 R2を形成する。
    [0007] しカヽし、前述の従来技術では以下の様な問題点を有する。上述の様な高抵 抗多結晶シリコン負荷型メモリセルを有するスタチック R A Mにおけるいわ ゆる待機時（スタンバイ電流） 消費電流 IDDS (待機時に Ri または R2を 通って電源 VDDから接地線に流れる電流） の低減について検討する。
    [0008] 通常、例えば 256K SRAMや IMS RAMの場合、 この I DDS は 1 Ag^である。 また VDDと Vssとの電 は 5VgJ^である。
    [0009] IDDSを低減するには、高抵抗多結晶シリコン抵抗 R】 、及び R2の腠厚 を薄くすれば良い。 それは高抵抗多結晶シリコン抵抗 1^及び R2 の抵抗値 を増加するからである。 し力、し、薄膜化すればするほど下の素子の電界の影 響を受けやすくなる。配線層をソース及びドレイン領域、高抵抗多結晶シリ コン抵抗 及び R2 を基板、 下の素子をゲート電極とした、 いわゆる多結 晶シリコン薄膜トランジスター構造となり、 下の素子の電界の状態により高 抵抗多結晶シリコン抵抗 及び R2 の抵抗値力変化してしまう （これを T FT効果と言う）。 このことは、 林、野口、大嶋、 J pn. J. Ap 1. Phy s. 23 (1984) L819 & 24 (1985) L4345により 開示された技術である。
    [0010] したがつて従来の技術では、抵抗値が安定した高 t、抵抗値を有する薄膜シ リコン抵抗素子を作ることは困難であり、 しいては、 安定した低い IDDS特 性を有する高抵抗多結晶シリコン負荷スタチック RAMを作ることは困難で あるという問題点を有する。
    [0011] そこで本発明はこのような問題点を解決するもので、 その目的とするとこ ろは、 抵抗値の安定した薄膜シリコン抵抗素子を提供し、 さらに IDDSの低 い安定したス夕チック RAMの構造を提供することにある。 発 明 の 開 示
    [0012] 本発明の半導体装置は、半導体基板上に形成された第 1絶縁膜、 前記第 1 絶縁膜上に形成され、 かつ定電位に接続された導体層、前記導体層上に形成 された第 2絶縁膜、前記第 2絶縁膜上に形成され、 力、つ配線としての低抵抗 領¾¾び 10◦ GQから 5 ΤΩ¾¾の抵抗値を持つ抵抗体としての高抵抗領 域の 2領域を持つ多結晶または単結晶のシリコン膜を有することを特徴とす 。
    [0013] また、本発明の半導体装置は、半導体基 に形成された第 1絶縁膜、 前 記第 1絶縁膜上に形成され、 かつ配線としての低抵抗領¾¾び 100 G Ωか ら 5 Τ Ω程度の抵抗値を持つ抵抗体としての高抵抗領域の 2領域を持つ多結 晶または単結晶のシリコン膜、前記シリコン膜上に形成された第 2絶縁膜、 前記第 2絶縁膜上に形成され、 力、っ定電位に接続された導体層を有すること を特徴とする。
    [0014] さらに、本発明の半導体装置は、 l O O G Qから 5 Τ Ω程度の抵抗値を持 つ高抵抗の多結晶シリコン抵抗か 12線層に接続されている高抵抗多結晶シリ コン負荷型メモリセルを有する半導体記憶装置において、前記高抵抗の多锆 晶シリコン抵抗の上方または下方のどちら力、一方、 もしくは上方及 CTf方の 両方にそれぞれ絶縁膜を介して形成され、 力、っ定電位に接続された導体層を 有することを特徴とする。
    [0015] これにより、本発明は高抵抗領域を構成する多結晶シリコン等からなる抵 抗素子が、 その上または下に設けられた能動及び ^素子の電界の影響を受 けない。 よって、非常に安定した信頼性の高い半導体装置を得られると共に、 低く安定した I DDS特性を有する半導体記憶装置が得られるといラ効果を有 するものである。 図面の簡単な説明
    [0016] 第 1図は本発明の半導体装置の一錢例を示す主要断面図。
    [0017] 第 2図は従来の半導体装置を示す主要断面図。
    [0018] 第 3図 （a)〜（d ) は第 1図に示す本発明の半導体装置の製 it 程毎の 第 4図 （a )及び第 4図 （b ) は、 それぞれ本発明の半導体記憶装置の一 例を示す主 面図及びその B— B断面図。
    [0019] 第 5図 （a ) 〜第 5図 （c ) は、第 4図 （a )及び第 4図 （b ) に示す本 発明の半導体記憶装置の製造方法の一例を工 頃に説明するための主要断面 図。 第 6図は本発明の半導体記憶装置の変形例を示す主^ ¥面図。
    [0020] 第 7図は高抵抗多結晶シリコン負荷形メモリセルの回路構成を示す回路図 c 第 8図は、本発明の半導体装置の実施例を示す主要断面図。
    [0021] 第 9図は、 本発明の半導体記憶装置の別の実施例を示す主要断面図。
    [0022] 第 10図は、 本発明の半導体記憶装置の別の難例を示す主要断面図。
    [0023] 101 · · •基板
    [0024] 102 · · •不純物拡散層
    [0025] 103 · · •第 1絶縁膜
    [0026] 104 · · ♦下の素子 （例えば配線)
    [0027] 105， · •第 2絶縁膜
    [0028] 106 · · •導体層
    [0029] 106' · ♦第 2導体層
    [0030] 107 · · '第 3絶縁膜
    [0031] 108 · · ♦低抵抗領域
    [0032] 109 · · •高抵抗領域
    [0033] 110 · · •第 4絶縁膜
    [0034] 111 · · ♦アルミニウム配線
    [0035] 112 · · •第 5絶縁膜
    [0036] Qi 〜Q4 . MOS FET
    [0037] ∑ 、 2 •高抵几
    [0038] vDD. . · •電源
    [0039] WL · · · •ヮード線
    [0040] Dい · ♦ *デ一夕線
    [0041] Dい · · *デ一夕線
    [0042] 1 · · · •半導体基板 2 - · ♦ ·フィールド絶縁膜
    [0043] 3 - - • ·チヤネノレストッノヾ
    [0044] 4 · · • ♦ゲート铯縁膜
    [0045] 5 · · ♦ ·多結晶シリコン膜
    [0046] 6 · · ♦ ♦高融点シリサイド腠
    [0047] 7♦ * • ·ゲ—ト電極
    [0048] 8 · · • ♦ゲート電極
    [0049] 9 · · • · ソース頁域
    [0050] 10 · · • · ドレイン領域
    [0051] 11 · · • ·側壁絶縁膜
    [0052] 12 · · • ·層間絶縁膜
    [0053] 13 · · • ,導体層
    [0054] 14 · · • ·第 2層間絶縁膜
    [0055] 15 · · • ·配線層
    [0056] 16 · · • ♦コンタクトホール
    [0057] 17 · · • ·第 3層間絶縁膜
    [0058] 18 · · • ·多結晶シリコン膜
    [0059] 1 · · • ·コンタクトホール
    [0060] 20 · · • ·真性多結晶シリコン膜
    [0061] 21 · · ♦ · コンタクトホール
    [0062] 22 · ♦ • ·コンタクトホール
    [0063] 23 · · • ·ゲート電極とドレイン領域とをつなぐコンタクトホール
    [0064] 24 · · • ·第 4層間絶縁膜
    [0065] 25 · · • ·第 2導体層 発明を実施するための^の形態
    [0066] 本纖例中で述べる高抵抗と t、う値は 100 G Ω以上を指し、 その範囲は だいたい 10 OG (g i g a) Ωから 5T (t e r a) Ωを指すものである。 通常 256KSRAMや ^^^ 八^^は ！^と との電！^は でぁり、 待機時消費電流 I cos は 1 A程度となるもの力《好ましい。 そのため 256 KS RAMにおける高抵抗の多結晶シリコン等からなる抵抗の抵抗値は 50 0 G Ωから 1 Τ Ω力《望ましく、 1 MS RAMにおけるその抵抗の抵抗値は 4 丁0から5丁0カ¾ましい。 同じく 64 KS RAMにおけるその抵抗の抵抗 値は 1 OOGQから 300GQ力望ましい。
    [0067] 第 1図は本発明の一実施例における半導体装置の断面図である。 101は 基板、 102は基板の不純物拡散層、 103は下の素子と基板とを分離する 第 1絶縁膜、 104は下の素子、本実施例では配線、 105は第 2絶縁膜、 1〇6は多結晶シリコンからなる導体層、 107は第 3絶縁膜、 108は抵 抗素子の低抵抗領域 （配線） 、 109は抵抗素子の抵抗体である高抵抗領域、 110は第 4絶縁膜、 111は他の素子と抵抗素子とを接続するアルミニゥ ム配線である。 なお、 不純物拡散層 1〇2は、 接地されているものとする。 以下、詳細は第 3図 （a) 〜 （d) に示す製造工程をおいながら説明して いく。
    [0068] まず第 3図 （a) の如く、基板 101上に第 1絶縁膜 103を介して配線 104力《形成されていて、第 1絶縁膜 103及 U¾S線 104上に第 2絶縁膜 105力《形成されているとする。 なお基板 101は接地されているものとす 。
    [0069] 次に第 3図 （b) の如く、基板 101と接続するために、 コンタクトホー ルをあける。 あけたい部分以外にレジス卜を形成し、希釈フッ酸液につけ、 第 1絶縁膜 103及び第 2絶縁膜 105を選択的にェッチング除去する。 そ してレジストを除去し、接触抵抗を下げるために、不純物イオン打ち込みを する。基板 1 0 1と同じ導電型の不純物、 たとえば基板 1 0 1が N型ならば リンやヒ素、 P型ならばポロンなどを打ち込み不純物拡 1 0 2を形成す る。 この場合加速エネルギー 6 0 K e V、 ドーズ量 6 X 1 01 5 c m一2などが 適当であろう。 そして次に導体層 1 0 6を形成するために、第 1多結晶シリ コン層を 4 0 0 OA形成する。通常モノシランガスを 6 2 0てで熱分解させ、 第 2絶縁膜 1 0 5上に第 1多結晶シリコン層からなる導体層 1 0 6を堆積す る。 そして導体化するために、第 1不純物イオン打ち込みをする。 この不純 物も、先ほどと同様に、基板 1 0 1と同じ導電型にする。 ドーズ量は、十分 抵抗値が下がる様に、 5 X 1 015 c m— ¾LL打ち込むの力望まい > そして 導体層 1 0 6の不要な部分を、 フォト ·エッチング法により除去する。
    [0070] 次に第 3図 （ c ) の如く、導体層 1 0 6上に化学気相成長法により 2 0 0 OAのシリコン酸 ib^ (第 3絶縁膜 1 0 7) を形成する。 そして抵抗素子を 形成するために、第 2多結晶シリコン層を前記と同様な方法で形成する。膜 厚は必要な抵抗値に合わせて形成する。通常なにも不純物を注入していない 第 2多結晶シリコン層を高抵抗領域 1 0 9として用いる。 この場台、多少の 不純物を導入しても高抵抗領域が得られるものである。 そしてその高抵抗領 域 1 0 9上にレジストを形成し、 それをマスクとして低抵抗領域 1 08を形 成するために第 2不純物イオン打ち込みをする。 この場合、 リンをドーズ量 4 X 1 0 15 c m— 2、 エネルギー 3 0 K e Vなどの不純物ィォン打ち込み力《適 当であろう。 そしてレジストを除去し、抵抗素子として不要な部分をフォト •エッチング工程により除去する。
    [0071] そして第 3図 （d ) の如く、第 4絶縁膜 1 1 0を、前記第 3絶縁膜 1 0 7 と同様な方法で 3 0 0 OA形成する。 そして不純物を活性化するために、 9 5 0て 2 0分ほどチッ素雰囲気中でァニーノレする。最後に他の素子と接続を とるためにアルミニウム配線 1 1 1を形成する。 フォト，エッチングの工程 により低抵抗領域 1 0 8上の第 4絶縁膜 1 1 0の"^にコンタクトホ一ルを 形成し、 アルミニウム層 1 1 1をスパッ夕法により 1 m形成する。 そして アルミニウム層 1 1 1の不要な部分をフォ卜 ·エッチングの工程により除去 し、第 3図 （d ) の如く、本実施例の抵抗素子が就する。本纖例では前 記基板 1 0 1が接地されている場台であるが、前記基板 1 0 1に接地されて いる基板と異なる導電型の不純物拡散層が形成されており、 それと接続した 場合でも良い。 また導体層 1 0 6が直接外部接地端子と接続しても良い。 つ まり、導体層 1 0 6は VDDや V ss等の一定電位に接続されていれば良いもの である。 なお本実施例では多結晶シリコン抵抗素子の場合について述べたが、 多結晶シリコンをレーザーァニールして単結晶化した単結晶シリコン抵抗素 子でも良い。 また本«例では、導体層が接地された場合であるが、導体層 力《一定 ¾ΒΕに接続された場合でも抵抗値は安定する。
    [0072] さらに、本^！例では導体層 1 0 6として不純物を注入した多結晶シリコ ン層を用いたが、 アルミニウムやこの他にモリブデン （M o ) 、 チタン （T i ) 、 タングステン （W) などの高融点金属や、 それらの硅化物である高融 点金属シリサイド、 例えば M o S i 2、 T i S i 2、 W S i 2等を用いても 力、まわないものでる。 つまり、 シリコン、 金属に限らず導体であれば何でも かまわないのである。 このことは、他の実施例でも同じこと力《言えるもので ある。
    [0073] また、 第 8図の様に、高抵抗領社に絶縁膜 1 1 0を介して定 ¾Ε化した 第 2導体層 1 0 6 ' を形成することにより、 高抵抗領¾±の素子の電界の影 響を受けなくなり、 より安定した抵抗素子となる。
    [0074] また、抵抗素子の上及び下にそれぞれ絶縁膜を介して導体層を設けても良 いものである。 なお、高抵抗領域下もしくは上すベてに、導体層がある必要はない。
    [0075] 第 4図 （a) は、本発明を半導体記憶装置に適用した場合の餓例におけ る平面図であって、第 4図 （b) は、第 4図 （a) の B— B' における新面 図である。
    [0076] なお、実施例の全図において、 同一の機能を有するものには同一の符号を 付け、 その繰り返しの説明は省略する。 また^施例によるスタチック RA Mのメモリセルは、第 7図に示すと同様な回路構成を有する。
    [0077] 本 ^例によるス夕チック RAMにおいては、例えば P型シリコン基板の ような半導体基板 1の表面に例えば S i 02膜のようなフィールド絶縁膜 2 力設けられ、 このフィールド絶縁膜 2により素子分離が行なわれる。 このフ ィ一ルド絶縁膜 2の下方には、 P型のチャネルストッノ、。領域 3力設けられ、 寄生チャネルの発生が防止されて ヽる。
    [0078] フィ一ルド絶縁膜 2で囲まれた各活性領域表面には、例えば S i 02膜の ようなゲート絶縁膜 4力設けられている。 このゲート絶縁膜 4及びフィール ド絶縁膜 2の上には、例えば多結晶シリコン膜 5と M o、 T i、 W等に S i を含ませた高融点金属シリサイド膜 6との二層膜、すなわちポリサイド膜か ら成る、所定形状のワード線 WL、 ゲート電極 7、 8及び接地線（ソース線） S Lがそれぞれ設けられている。 またフィールド絶縁膜 2で囲まれた各活性 領域には、 ワード泉 WL、 ゲート電極 7、 8、接地線 SLに対して自己整合 的に、 N型のソース領域 9及びドレイン領域 10カ《形成されている。 そして ヮード線 WL、 ソース頁域 9及びドレイン領域 10によりスィツチ用 MOS FETQ3、 Q4力^ ゲート電極 7、 ドレイン領域 10及びソース領域 9に より MOSFETC が、 ゲート電極 8、 ソース領域 9及びドレイン領域 1 0により MOSFETQ2 がそれぞれ構成されている。 なお MOSFET C のドレイン頁域 10と MOS FETQ4 のソース領域 9とは共通になつ ている。 またこれらの MO S F ETQ! 〜Q4 はいずれもいわゆる LDD (L i gh t 1 y Dop e d D r a i n ) 構造を有し、 ソース領域 9及 びドレイン領域 10は、 ヮード線 W L及びゲート電極 7、 8の側面に例えば S i 02 から成る側壁絶縁膜 11を形成する前工程と後工程の 2段階にわけ て半導体基板 1中に不純物を導入することにより形成される。
    [0079] またこれらの MOS FETQ! 〜Q4 の上には例えば S i 02膜のような 層間絶縁膜 12力設けられている。 さらにこの上にはゲート電極 7及び 8の 電界をシ一ルドするために接地または一定電位に接続された高濃度に不純物 が注入された多結晶シリコン膜からなる導体層 13が設けられている。 例え ば、 この導体層 13は VDDや Vss等に接続されるものである。 さらにこの導 体層 13の上には例えば S i 02膜のような第 2層間絶縁膜 14が設けられ ている。 さらにこの第 2層間絶縁膜 14の上には、 所定开娥の N+型多結晶 シリコン膜から成る配線層 15と、 この配線層 15に接続された真性多結晶 シリコン膜から成る高抵抗多結晶シリコン抵抗 R, 、 R2 とが設けられてい る。 配線層 15は、 層間絶縁膜 12及び第 2層間絶縁膜 14及びゲ一ト絶縁 膜 4に設けられたコンタク トホール 16を通じてそれぞれ、 MOS FET Q3 及び Q4 のソース領域 9にコンタクトしている。
    [0080] この様に高抵抗多結晶シリコン抵抗 及び R2 の下に第 2層間絶縁膜 1 4を介して高濃度に不純物を注入した多結晶シリコン膜 13を形成すること により、 MOSFETCh 及び Q2 のゲート電極 7及び 8からの電界の影響 を受けなくなる。 した力《つて、 高抵抗多結晶シリコン抵抗 R! 及び R2 の膜 厚を薄くしても、 T FT効果力《発生しないので、 安定した高い抵抗値が得ら れ、 しいては IDDS 低減につながる。
    [0081] さらに、 これまでは十分な抵抗値を得るために高抵抗多結晶シリコン抵抗 Ri 及び R2 の長さを 4〜5 mにする必要があった力、 本実施例によれば、 前記高抵抗多結晶シリコン抵抗 及び R2の薄膜化による抵抗値の増大に より、 これらの高抵抗多結晶シリコン抵抗 及び R2の長さを例えば 2~ 4 μ. mに低減することができる。従って、 この分だけメモリセルの面積を小 さくすることができるので、集積密度の増大を図ることができる。
    [0082] さらに: 例によるスタチック RAMにおいては、配線層 15、高抵抗 多結晶シリコン抵抗 及び R2を覆うように、例えば P SG膜のような第 3層間絶縁膜 17が設けられ、 この第 3層間絶縁膜 17の上にアルミニウム 膜またはアルミニウム合金膜から成るデータ線 DL、 DL力 <設けられている。 ここで、高抵抗多結晶シリコン抵抗 及び R2 には全く不純物を導入し なくても、多少不純物を導入しても、高抵抗値であればかまわないものであ る o
    [0083] 次に上述の^ II例によるス夕チック R AMの製造方法について説明する。 まず第 4図 (a) 及び第 4図 （b) に示すように MOS FETQL〜Q4、 ワード線 WL、接地線 S L (本実施例では基板の拡 IWi)等を形成し、 これ らの上に層間絶縁膜 12を形成した後、多結晶シリコン膜 18を例えば 10 00 Αί 形成する。 そしてリンゃポロンなどの不純物を拡散または高-難、 例えば 5 X 1015 c m— 2¾±のィォン打ち込み等を行ない、 この多結晶シリ コン膜 18を導体化する （第 5図 （a) )。
    [0084] 次に第 5図 （b) の如く、多結晶シリコン膜 18を所定开娥にパターニン グ、して導体層 13とする。 なおこの導体層 13は接地または一定電位に接続 される様に配線されているものとする。
    [0085] そして、第 2層間絶縁膜 14を全面に形成して、 コンタクトホール 19を 形成する。 そして第 2層間絶縁膜 14上に例えば膜厚 50 OA驗の比較的 薄い真性多結晶シリコン膜 20を形成する。
    [0086] 次に第 5図 （c) の如く、 この真性多結晶シリコン膜 20のうちの後に形 成される高抵抗多結晶シリコン抵抗に対応する部分上にレジス卜や S i 02 等からなるマスク層 （図示せず） を設けた状態で、 リンの拡散またはイオン 打込み等を行なうことによりこのレジストマスク層で覆われていない部分の 多結晶シリコン膜 20を低抵抗して、 配線層 15とする。
    [0087] 次にこのレジストマスク層を除去した後、 これらの多結晶シリコン膜 20 を所定形状にパターニングすることにより配線層 15及 抵抗多結晶シリ コン抵抗 R! 及び R2 (第 5図 （c) では R2 のみ表示） を形成する。 この 後第 4図 （a) 及び第 4図 （b) に示すように第 3層間絶縁膜 17、 コン夕 クトホール 21及びデータ線 DL、 DLを形成して、 目的とするス夕チック RAMを完成させる。
    [0088] なお、 本錢例でも高抵抗領域として実質的に不純物を導入しないか、 ま たは多少導入した多結晶シリコンを用いたカ^ これは多結晶シリコンをレー ザ一ァニールして単結晶化した単結晶シリコンを高抵抗領域として用いても かまわないものである。
    [0089] 上述のような製造方法によれば、 I DDS が小さくしかも安定したス夕チヅ ク RAMを簡単なプロセスにより製造することができる。
    [0090] 以上、 本発明者によってなされた発明を、 前記実施例に基づき、 具体的に 説明した力く、 本発明は前記実施例に限定されるものではなく、 その要旨を逸 脱しない範囲において、 種々変形し得ることは勿論である。
    [0091] 例えば、 配線層 15を、 多結晶シリコンの代わりにアルミニウムや Mo、 T i、 W等の高融点金属膜や、 Mo S i 2、 T i S i 2、 WS i 2 等の高融 点金属シリサイド膜を設け、 低抵抗化し、 導体化することも可能である。 また、 第 6図に示すように MOSFETQ! 及び Q2 のソースと、 高濃度 に不純物を注入した多結晶シリコン 15をコンタクト 22を介して接続して、 メモリーセルの接地線 S Lとしても良い。 この場合、 従来基板に作っていた メモリセル用接地線 S L力く不要になるため、 メモリ一セルサイズが小さくな り微細化か"^能である。
    [0092] なお高抵抗多锆晶シリコン抵抗 及び R 2 の下に第 2層間絶縁膜 14を 介して導体層 1 3力《形成されている力《、高抵抗多結晶シリコン抵抗 及び R2の下すべてにある必要はない。
    [0093] また、第 9図の如く、高抵抗多結晶シリコン抵抗 Ri及び R2の上に第 4 絶縁膜 24を介して定電圧の第 2導体層 2 5を形成することにより、前記デ 一夕線 D L、 D Lからの電界の影響を受けなくなるので、より抵抗値を安定 ί匕させること力 肯 となる。
    [0094] さらに、第 1 0図に示 口く高抵抗多結晶シリコン抵抗 R2上にのみ第 2 層間絶縁膜 1 4を介して導体層 1 3を設けるものでも同様の効杲を有するも のである。
    [0095] ベたように本発明によれば、 シリコン抵抗素子の高抵抗領域の下ま たは上もしくは上下に、絶縁膜を介して接地または定電位に接铳された導体 層を形成することにより下または上の素子の電界の影響を受けない。 したが つて下記に列挙する代表的な効果が得られる。
    [0096] ( 1 )下の他の素子の電界の影響をまつたく受けない安定した抵抗碴を有す る抵抗素子を作ることが可能である。
    [0097] (2) シリコン抵抗素子の膜厚を変化さしても下の他の素子の電界の影響を 受けないので、種々の抵抗値を有する抵抗素子を作ることか可能である。
    [0098] (3 ) 低く安定した I DDS特性を有するスタチック R AMを作ること力河能 であり、微細化も可能である。
    权利要求:
    Claims 請 求 の 範 囲
    1. 半導体基 に形成された第 1絶縁膜、前記第 1絶縁膜上に形成され、 かつ定電位に接続された導体層、 前記導体層上に形成された第 2絶縁膜、 前 記第 2絶縁膜上に形成され、 かつ配線としての低抵抗領¾¾び抵抗体として の高抵抗領域の 2領域を持つ多結晶または単結晶のシリコン膜を有すること を特徴とする半導体装置。
    2. 前記導体層は、 アルミニウム、多結晶シリコン、 M o、 T i、 W等の高 融点金属または前記高融点金属のシリサイドのうちの 1つまたは 2つ以上の 物質から構成されていることを特徴とする請求項 1記載の半導体装置。
    3. 前記導体層は、 接地されていることを特徴とする請求項 1または 2記載 の半導体装置 o
    4. 半導体基^ Lに形成された第 1絶縁膜、前記第 1絶縁膜上に形成され、 かつ配線としての低抵抗領¾¾び抵抗体としての高抵抗領域の 2領域を持つ 多結晶または単結晶のシリコン膜、前記シリコン膜上に形成された第 2絶縁 膜、前記第 2絶縁膜上に形成され、 力、っ定電位に接続された導体層を有する ことを特徴とする半導体装置。
    5. 高抵抗の多結晶シリコン抵抗が配線層に接続されている高抵抗多結晶シ リコン負荷型メ乇リセルを有する半導体記憶装置において、 前記高抵抗の多 結晶シリコン抵抗の上方または下方のどちら力、—方、 もしくは上方及び下方 の両方にそれぞれ絶縁膜を介して形成され、 かつ定電位に接続された導体層 を有することを特徵とする半導体記憶装置。
    6. 前記導体層は、 アルミニウム、 多結晶シリコン、 M o、 T i、 W等の高 融点金属または前記高融点金属のシリサイドのうちの 1つまたは 2つ以上の 物質から構成されていることを特徴とする請求項 5記載の半導体記憶装置。
    7. 前記導体層は、接地されていることを特徴とする請求項 5または 6記載 の半導体記憶装置。
    8. 前記導体層は、前記高抵抗多結晶シリコン負荷型メモリセルの接地線も 力、ねていることを特徵とする請求項 5、 6または 7記載の半導体記憶装置。
    类似技术:
    公开号 | 公开日 | 专利标题
    US5198379A|1993-03-30|Method of making a MOS thin film transistor with self-aligned asymmetrical structure
    US5886385A|1999-03-23|Semiconductor device and manufacturing method thereof
    EP0480635B1|1995-08-09|Thin film transistor and a method of manufacturing thereof
    US6054742A|2000-04-25|Structure for cross coupled thin film transistors and static random access memory cell
    KR0169013B1|1999-01-15|반도체 다이내믹 랜덤 액세스 메모리 장치의 제조방법
    US5619055A|1997-04-08|Semiconductor integrated circuit device
    US5872037A|1999-02-16|Method for manufacturing a vertical mosfet including a back gate electrode
    US6414345B1|2002-07-02|Semiconductor device including active matrix circuit
    TW465067B|2001-11-21|CMOS self-aligned strapped interconnection and method for same
    US5241193A|1993-08-31|Semiconductor device having a thin-film transistor and process
    US5930662A|1999-07-27|Method of making ohmic contact between a thin film polysilicon layer and a subsequently provided conductive layer and integrated circuitry
    US5821559A|1998-10-13|Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors
    US4373249A|1983-02-15|Method of manufacturing a semiconductor integrated circuit device
    EP0389762B1|1995-08-09|Memory semiconductor device employing a ferroelectric substance
    KR100305123B1|2001-11-22|정적랜덤액세스메모리셀및이를포함하는반도체장치
    US4566175A|1986-01-28|Method of making insulated gate field effect transistor with a lightly doped drain using oxide sidewall spacer and double implantations
    US5422505A|1995-06-06|FET having gate insulating films whose thickness is different depending on portions
    US7479673B2|2009-01-20|Semiconductor integrated circuits with stacked node contact structures
    EP0510667B1|1996-09-11|Semiconductor device having an improved insulated gate transistor
    US5317178A|1994-05-31|Offset dual gate thin film field effect transistor
    EP0042084B1|1984-08-22|Semiconductor device especially a memory cell in v-mos technology
    US5057451A|1991-10-15|Method of forming an antifuse element with substantially reduced capacitance using the locos technique
    US4937645A|1990-06-26|Semiconductor device and a method of manufacturing the same
    TWI229885B|2005-03-21|Semiconductor device
    US5970335A|1999-10-19|Semiconductor processing method of forming complementary n-type doped and p-type doped active regions within a semiconductor substrate
    同族专利:
    公开号 | 公开日
    KR900702571A|1990-12-07|
    DE68929121T2|2000-04-20|
    EP0365690B1|1999-12-22|
    DE68929121D1|2000-01-27|
    KR940001252B1|1994-02-18|
    HK1014613A1|2000-09-15|
    EP0365690A4|1991-11-27|
    EP0365690A1|1990-05-02|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPS62112362A|1985-11-11|1987-05-23|Toshiba Corp|Memory cell structure of semiconductor memory|
    JPS62169472A|1986-01-22|1987-07-25|Hitachi Ltd|Semiconductor integrated circuit device|US5625215A|1992-11-24|1997-04-29|Lucent Technologies Inc.|SRAM cell with balanced load resistors|EP0087979B1|1982-03-03|1989-09-06|Fujitsu Limited|A semiconductor memory device|
    DE3569172D1|1984-08-23|1989-05-03|Toshiba Kk|Semiconductor memory device having a polycrystalline silicon layer|
    US4679171A|1985-02-07|1987-07-07|Visic, Inc.|MOS/CMOS memory cell|
    JPH07112014B2|1986-07-09|1995-11-29|株式会社日立製作所|半導体記憶装置|US5210429A|1990-06-29|1993-05-11|Sharp Kabushiki Kaisha|Static RAM cell with conductive straps formed integrally with thin film transistor gates|
    DE69124014T2|1990-06-29|1997-06-26|Sharp Kk|Statische RAM-Zelle|
    EP0510370B1|1991-03-27|1999-08-25|Fujitsu Limited|Semiconductor memory device having thin film transistor and method of producing the same|
    US5128738A|1991-05-16|1992-07-07|At&T Bell Laboratories|Integrated circuit|
    法律状态:
    1989-11-16| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    1989-11-16| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE FR GB IT LU NL SE |
    1989-12-20| WWE| Wipo information: entry into national phase|Ref document number: 1989905206 Country of ref document: EP |
    1990-05-02| WWP| Wipo information: published in national office|Ref document number: 1989905206 Country of ref document: EP |
    1999-12-22| WWG| Wipo information: grant in national office|Ref document number: 1989905206 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP63111032A|JPH01281761A|1988-05-07|1988-05-07|Semiconductor device|
    JP63/111032||1988-05-07||
    JP63/115231||1988-05-11||
    JP63115231A|JPH01283953A|1988-05-11|1988-05-11|Semiconductor device|
    JP63265303A|JPH0831533B2|1988-10-21|1988-10-21|半導体記憶装置|
    JP63/265303||1988-10-21||
    JP63309127A|JP2800206B2|1988-12-07|1988-12-07|半導体記憶装置|
    JP63/309128||1988-12-07||
    JP63309128A|JPH02155266A|1988-12-07|1988-12-07|Semiconductor storage device|
    JP63/309127||1988-12-07||KR9070018A| KR940001252B1|1988-05-07|1989-04-25|반도체 기억장치|
    DE1989629121| DE68929121T2|1988-05-07|1989-04-25|Halbleiteranordnung und halbleiter-speicheranordnung|
    EP19890905206| EP0365690B1|1988-05-07|1989-04-25|Semiconductor device and semiconductor memory device|
    HK98115932A| HK1014613A1|1988-05-07|1998-12-28|Semiconductor device and semiconductor memory device|
    [返回顶部]